УДК 621.3.049.771 Интегральные схемы в соответствии с масштабами интеграции
Валидация комплектов средств проектирования в кремнии является ключевой задачей для полупроводниковых технологий любого уровня. Переход на современные субмикронные технологии значительно повышает её актуальность из-за увеличения сложности и стоимости проектирования СБИС. Данная работа посвящена одному из этапов разработки метода валидации в кремнии библиотек стандартных элементов: построению теоретико-множественной модели тестовой структуры. В работе приведены сведения о составе и параметрах теоретико-множественной модели тестовой структуры для валидации библиотеки стандартных элементов. Предлагаемая модель расширена для использования с несколькими библиотеками. Приведены результаты применения предлагаемой модели для библиотек с топологическими нормами 180, 90 и 28 нм.
СБИС, библиотека стандартных элементов, валидация, тестирование, теоретико-множественная модель.
1. Конструкторско-технологическая платформа проектирования СБИС на базе отечественной технологии КМОП КНИ 180 нм /Д. Ю. Копейкин, О. В. Ласточкин, А. А. Новиков [и др.] // Российский форум микроэлектроника 2023: Сборник тезисов 9-й Научной конференции, Москва, 09–14 октября 2023 года. – Москва: РИЦ "ТЕХНОСФЕРА", 2023. – С. 343-345
2. H. Cho, H. Seo, S. Chung, K.-M. Choi and T. Kim, "Standard Cell Layout Generator Amenable to Design Technology Co-Optimization in Advanced Process Nodes," 2024 Design, Automation & Test in Europe Conference & Exhibition (DATE), Valencia, Spain, 2024, pp. 1-6
3. K. Baek and T. Kim, "CSyn-fp: Standard Cell Synthesis of Advanced Nodes With Simultaneous Transistor Folding and Placement," in IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, vol. 43, no. 2, pp. 627-640, Feb. 2024
4. H.-M. Chen, C.-L. Hsiao, W.-T. Chao and I.-C. Hsieh, "On Generating Cell Library in Advanced Nodes: Efforts and Challenges," 2023 International VLSI Symposium on Technology, Systems and Applications (VLSI-TSA/VLSI-DAT), HsinChu, Taiwan, 2023, pp. 1-4, doi:https://doi.org/10.1109/VLSI-TSA/VLSI-DAT57221.2023.10134126
5. A. Kamath et al., "A Comprehensive Multi-Voltage Design Platform for System-Level Validation of Standard Cell Library," 2021 22nd International Symposium on Quality Electronic Design (ISQED), Santa Clara, CA, USA, 2021, pp. 285-291, doi:https://doi.org/10.1109/ISQED51717.2021.9424350.
6. Kalashnikov, V. S. Complex Standard Cells Design Features in Advanced FinFET Technologies / V. S. Kalashnikov, M. Y. Semenov // Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС). – 2022. – No. 1. – P. 35-42. – DOIhttps://doi.org/10.31114/2078-7707-2022-1-35-42.
7. Кузьминова Т. Д., Хватов В. М., Железников Д. А. Формирование состава редуцированной библиотеки логических элементов для ПЛИС // Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС). – 2021. – № 4. – С. 34-39. – DOIhttps://doi.org/10.31114/2078-7707-2021-4-34-39
8. C.-K. Cheng, C.-T. Ho, D. Lee, B. Lin, and D. Park, “Complementary-FET (CFET) Standard Cell Synthesis Framework for Design and System Technology Co-Optimization Using SMT,” IEEE TVLSI, vol. 29, no. 6, pp. 1178–1191, Jun. 2021.
9. Метод валидации в кремнии библиотек стандартных цифровых элементов / Д. Ю. Копейкин, О. В. Ласточкин, Д. С. Шипицин [и др.] // Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС). – 2020. – № 4. – С. 140-145. – DOIhttps://doi.org/10.31114/2078-7707-2020-4-140-145
10. Методика автоматизированной верификации и валидации в кремнии комплекта средств проектирования цифровых СБИС / С. А. Ильин, Д. Ю. Копейкин, О. В. Ласточкин [и др.] // Наноиндустрия. – 2023. – Т. 16, № S9-1(119). – С. 249-252. – DOIhttps://doi.org/10.22184/1993-8578.2023.16.9s.249.252
11. Мурашова, Е. В. Верификация методик и ее отличие от валидации / Е. В. Мурашова // Контроль качества продукции. – 2020. – № 9. – С. 8-13.
12. Насибуллин, К. М. Маршрут процесса верификации при проектировании современных технологических библиотек / К. М. Насибуллин, О. Р. Загидуллина, А. С. Надин // Наноиндустрия. – 2024. – Т. 17, № S10-2(128). – С. 793-796. – DOIhttps://doi.org/10.22184/1993-8578.2024.17.10s.793.796.
13. Уроков, А. Д. Анализ методов верификации цифровых схем / А. Д. Уроков, И. Н. Чернов, В. И. Тимченко // Подготовка профессиональных кадров в магистратуре для цифровой экономики (ПКМ-2022): Сборник лучших докладов Всероссийской научно-технической и научно-методической конференции магистрантов и их руководителей, Санкт-Петербург, 06–08 декабря 2022 года / Сост. Н.Н. Иванов. – Санкт-Петербург: Санкт-Петербургский государственный университет телекоммуникаций им. проф. М.А. Бонч-Бруевича, 2023. – С.168-172.
14. Обзор логических базисов и микросхем при построении комбинационного устройства с учётом надёжности / Ф. В. Макаренко, А. С. Ягодкин, К. В. Зольников [и др.] // Моделирование систем и процессов. – 2022. – Т. 15, № 1. – С. 115-124. – DOIhttps://doi.org/10.12737/2219-0767-2022-15-1-115-124.
15. Katare Siddharth, Gautam Ajay, John Victor, Meti Rohini, Chitneedi Manoj. (2020). Chip Architecture for Silicon Characterization of Foundry Kit Standard Cells. International Journal of Materials, Mechanics and Manufacturing. 8. 143-147.https://doi.org/10.18178/ijmmm.2020.8.3.497.
