Россия
УДК 004.08 Носители вводимых и выводимых данных. Запоминающие среды
Рассмотрены: электрическая схема проекта в Virtuoso Schematic Editor, меню Launch→ADE L, главное окно Analog Design Environment. Задан тип анализа и опции моделирования. Рассмотрено временное моделирование для выбранной тестовой схемы. Выбран пункт меню Analyses→Choos. Задан тип анализа. Показана точность моделирования и все необходимые опции. В проекте используются переменные, задающиеся с помощью пункта меню Variables→Edit…. Выбран пункт меню Outputs→To Be Plotted→Select On Schematic. Указаны на схеме нужные цепи. Проимзведён tran-анализ, как моделирование во временной области (анализ переходных процессов). Осуществлено моделирование электрической схемы во временной области. Получены выходные характеристики как функции времени в указанном диапазоне. Рассчитаны переходные процессы, протекающие в схеме. Произведён DC-анализ – расчет схемы в статическом режиме (по постоянному току). Все индуктивности в нетлисте заменены на короткое замыкание, а емкости – на разрыв цепи. Произведён анализ статического режима (DC-анализ). Выполнен расчет рабочих точек активных элементов. Определены узлы потенциалов схемы, потребляемая мощность, передаточных характеристик и параметры помехозащищенности и логических уровней. Сделан анализ рабочей точки на постоянном токе (DC operation point). Определены характеристики диодов и транзисторов в рабочей точке. Выполнен AC-анализ –(малосигнальный анализ) в частотной области. Произведено моделирование электрической схемы в частотной области предполагает вычисление выходных характеристик как функций частоты. Для схемы проекта создано представление “config”. В окне CIW или Library Manager выбран пункт меню File→New→Cellview. В форме указаны имена библиотеки, ячейки и представлены в «config», а в поле “Application” выбрано “Hierarchy – Editor
Library Manager, Hierarchy, DC operation, Cellview, Variables, Plotted, Analog, Design, Environment, Моделирование, Электрические цепи
1. Зольников, В.К. Верификация проектов и создание тестовых последовательностей для проектирования микросхем / В.К. Зольников, С.А. Евдокимова, Т.В. Скворцова // Моделирование систем и процессов. – 2019. – Т. 12, № 1. – С. 10-16.
2. Методы контроля надежности при разработке микросхем / К.В. Зольников, С.А. Евдокимова, Т.В. Скворцова, А.Е. Гриднев // Моделирование систем и процессов. – 2020. – Т. 13, № 1. – С. 39-45.
3. Уткин, Д.М. Оценка надежности программно-технических комплексов специального назначения / Д.М. Уткин, В.К. Зольников // Моделирование систем и процессов. – 2018. – Т. 11, № 2. – С.78-84.
4. Зольников, В.К. Методы верификации сложно функциональных блоков в САПР для микросхем глубоко субмикронных проектных норм / В.К. Зольников, С.А. Евдокимова, Т.В. Скворцова // Моделирование систем и процессов. – 2019. – Т. 12, № 1. – С. 16-24.
5. Зольников, В.К. Обзор программ для САПР субмикронных СБИС и учет электрофизических эффектов глубоко субмикронного уровня / В.К. Зольников, А.Л. Савченко, А.Ю. Кулай // Моделирование систем и процессов. – 2019. – Т. 12, № 1. – С. 40-47.
6. Чубур К.А., Струков И.И., Евдокимова С.А., Белокуров В.П., Платонов А.Д., Черкасов О.Н., Зольников К.В. Разработка математических моделей физических процессов в разнородной многослойной структуре при радиационном воздействии// Моделирование систем и процессов. – 2022. – Т. 15, № 1. – С. 125-133.
7. Лебедев М.С., Смолов С.А. Генерация функциональных тестов для HDL-описаний на основе проверки моделей. Труды Института системного программирования РАН. 2016; 28(4):41-56. https://doi.org/10.15514/ISPRAS-2016-28(4)-3
8. Смолов С.А. Обзор методов извлечения моделей из HDL-описаний. Труды Института системного программирования РАН. 2015; 27(1):97-124. https://doi.org/10.15514/ISPRAS-2015-27(1)-6
9. Строгонов А. В. и др. Архитектура ПЛИС типа ППВМ с одноуровневой структурой межсоединений //Вестник Воронежского государственного технического университета. – 2011. – Т. 7. – №. 3. – С. 13-16.
10. Чупилко М.М., Дроздова Е.А. Динамическая верификация контроллеров шин систем-на-кристалле. Труды Института системного программирования РАН. 2018;30(4):129-138. https://doi.org/10.15514/ISPRAS-2018-30(4)-8
11. Золоторевич Л.А. Моделирование неисправностей СБИС на поведенческом уровне на языке VHDL. Информатика. 2005;(3(7)):135-145.
12. Бибило П.Н. Описание параллельных и секвенциальных автоматов на языке VHDL. Информатика. 2005;(1(5)):68-75.
13. Золоторевич Л.А. Моделирование неисправностей в структурах СБИС на языке VHDL. Информатика. 2005;(1(5)):89-94.
14. Иванюк А.А. Моделирование функциональных неисправностей цифровых устройств средствами языка VHDL. Информатика. 2007;(1(13)):30-39.
15. Бибило П.Н., Соловьев А.Л. Функциональные vhdl-модели элементов FPGA семейства Spartan 3 для конвертации проектов цифровых систем в заказные СБИС. Информатика. 2012;(2(34)):69-78.
16. Золоторевич Л.А. Построение тестов и верификация потоковых моделей цифровых устройств на языке VHDL. Информатика. 2012;(2(34)):87-97.
17. Сергейчик В.В., Иванюк А.А. Особенности обфускации VHDL-описаний и методы оценки ее сложности. Информатика. 2014;(1):116-125.
18. Бибило П.Н. Схемная реализация VHDL-описаний систем не полностью определенных булевых функций. Информатика. 2016;(3):49-58.
19. Авдеев, Н.А. Эффективность логической оптимизации при синтезе комбинационных схем из библиотечных элементов / Н.А. Авдеев, П.Н. Бибило // Микроэлектроника. - 2015. - Т. 44, № 5. - С. 383-399.
20. Kalms L., Podlubne A., Göhringer D. HiFlipVX: an Open Source High-Level Synthesis FPGA Library for Image Processing. Lecture Notes in Computer Science, vol. 11444, 2019, pp. 149-164.
21. Meeus W., Van Beeck K. et al. An overview of today’s high-level synthesis tools. Design Automation for Embedded Systems, vol. 16, 2012, pp. 31-51.
22. Daoud L., Zydek D., Selvaraj H. A survey of high level synthesis languages, tools, and compilers for reconfigurable high performance computing. Advances in Intelligent Systems and Computing, vol. 240, 2014, pp. 483-492.
23. Nane R., Sima V.-M. et al. A survey and evaluation of FPGA high-level synthesis tools. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, vol. 35, issue 10, 2016, pp. 1591-1604.
24. Design and research of the behavioral model for the modular reduction device // Eurasian Physical Technical Journal. 2020; 17: 151-156. https://doi.org/10.31489/2020No1/151-156
25. Methodology for designing microcircuits of various levels of CAD description taking into account quality indicators and energy efficient production / K. V. Zolnikov, T. V. Skvortsova, K. Zatorkina, A. Matusevich // E3S Web of Conferences, St. Petersburg, 19–21 сентября 2023 года. Vol. 460. – St. Petersburg: EDP Sciences , 2023. – P. 04021. – DOIhttps://doi.org/10.1051/e3sconf/202346004021. – EDN KWGJFN.
26. Mathematical models of MOS transistors with induced and ion-doped conditions in energy engineering / T. Skvortsova, A. Achkasov, O. Minakova, I. Kochetkov // E3S Web of Conferences, St. Petersburg, 19–21 сентября 2023 года. Vol. 460. – St. Petersburg: EDP Sciences , 2023. – P. 07023. – DOIhttps://doi.org/10.1051/e3sconf/202346007023. – EDN KTPCOE.
27. Structural condition assessment of a single-storey non-residential building / S. Sazonova, S. Nikolenko, V. Zolnikov [et al.] // Proceedings of the V International Scientific Conference on Advanced Technologies in Aerospace, Mechanical and Automation Engineering (MIST: Aerospace-V 2023), Krasnoyarsk, Russian Federation, 03–05 марта 2023 года. Vol. 3102. – Melville, 2024. – P. 020007. – DOIhttps://doi.org/10.1063/5.0199709. – EDN GRFGBT.
28. Verification methods for complex-functional blocks in CAD for chips deep submicron design standards / V. K. Zolnikov, K. V. Zolnikov, N. V. Iljina, K. P. Grabovyi // E3S Web of Conferences : International Scientific and Practical Conference “Environmental Risks and Safety in Mechanical Engineering” (ERSME-2023), Rostov-on-Don, Russia, 01–03 марта 2023 года. Vol. 376. – Rostov-on-Don: EDP Sciences, 2023. – P. 01090. – DOIhttps://doi.org/10.1051/e3sconf/202337601090. – EDN XNXOCF.
29. Giustolisi G. A 50-mA 1-nF Low-Voltage Low-Dropout Voltage Regulator for SoC Applications / G. Giustolisi, G. Palumbo, E. Spitale // ETRI Journal. – 2010. – Vol. 32. No. 4. – P. 520-529. – Текст: непосредственный.
30. Taghavi Afshord, S. An input variable partitioning algorithm for functional decomposition of a system of Boolean functions based on the tabular method / S. Taghavi Afshord, Yu.V. Pottosin, B. Arasteh // Discrete Applied Mathematics. - 2015. - No. 185. - P. 208-219.
31. Meyer, B. Seven principles of software testing / B. Meyer // Computer. - 2008. - Vol. 41, no. 8. - P. 99-101.
32. The development of advanced verification environments using System Verilog / M. Keaveney [et al.] // IET Irish Signals and Systems Conf., 2008. - Galway, 2008. - P. 303-308.
