АО "Научно-исследовательский институт электронной техники"
Россия
Статья посвящена разработке отечественного САПР, предназначенного для проектирования различных цифровых устройств микроэлектроники. Представленные работы проведены ФГБОУ ВО «ВГЛТУ» совместно с холдингом РОСЭЛЕКТРОНИКА. Использовано программное обеспечение Cadence, позволившее осуществить моделирование цифрового микропроцессора, основанного на 32-х битном ядре SCR1 компании SYNTACORE с реализацией набора команд IMC. Синтезирование RTL модели для тестирования произведено в автоматическом режиме и включало в себя этап проверки на синтезабельность и этап непосредственно синтеза. Синтез осуществлён в базисе стандартных библиотечных элементов выбранной технологии для технологического процесса фабрики HHGRACE. Для созданной модели произведено тестирование списка соединений (netlist), при этом логическая модель заменялась списком цепей. Затем осуществлён расчёт потребляемой схемой мощности. В завершении разработки, для уже готовой модели проведены разнообразные тесты, направленные на проверку корректности RTL кода, – тесты на соответствие спецификации, тесты на краевые случаи (corner case testing), тесты на основе прикладных задач и алгоритмическое тестирование (real code testing), а также тесты на пиковую производительность и пропускную способность коммутаторов и интерфейсов.
RTL (Register Transfer Level), система автоматизированного проектирования (САПР), Cadence, System Verilog, модель описания изделия
1. Характеризация и моделирование сигналов в САПР / В.А. Скляр, В.К. Зольников, А.И. Яньков [и др.] // Моделирование систем и процессов. - 2018. - Т. 11, № 1. - С. 62-67. - DOI:https://doi.org/10.12737/article_5b574c7fd2b815.56868481.
2. Разработка проектной среды и оценка технологичности производства микросхемы с учетом стойкости к специальным факторам на примере СБИС 1867Ц6Ф / В.А. Скляр, В.А. Смерек, К.В. Зольников [и др.] // Моделирование систем и процессов. - 2020. - Т. 13, № 1. - С. 77-82. - DOI:https://doi.org/10.12737/2219-0767-2020-13-1-77-82.
3. Кроткова, Н.А. Программируемые логические интегральные схемы (ПЛИС) / Н.А. Кроткова //Научный альманах. - 2020. - №. 9-2. - С. 37-39.
4. Методы схемотехнического моделирования КМОП СБИС с учетом радиации / К.В. Зольников [и др.] // Вопросы атомной науки и техники. Серия: Физика радиационного воздействия на радиоэлектронную аппаратуру. - 2014. - № 2. - С. 5-9.
5. Сравнение инструментов высокоуровневого синтеза и конструирования цифровой аппаратуры / А.С. Камкин [и др.] // Труды Института системного программирования РАН. - 2022. - Т. 34, № 5. - С. 7-22. - DOI:https://doi.org/10.15514/ISPRAS-2022-34(5)-1.
6. Камкин, А.С. Поиск конфликтов доступа к данным в HDL-описаниях / А.С. Камкин, М.С. Лебедев, С.А. Смолов // Труды Института системного программирования РАН. - 2019. - Т. 31, № 3. - С. 135-144. - DOI:https://doi.org/10.15514/ISPRAS-2019-31(3)-11.
7. Иванов, А.А. Программно-аналитический комплекс САПР для разработки электронных устройств / А.А. Иванов, В.Б. Петров // Электроника и связь. - 2017. - №2(56). - C. 45-52.
8. Ушенина, И.В. Современные направления развития ПЛИС архитектуры FPGA / И.В. Ушенина //XXI век: итоги прошлого и проблемы настоящего плюс. - 2017. - №. 4. - С. 120-124.
9. Гаврилов, С.В. Решение задач трассировки межсоединений с ресинтезом для реконфигурируемых систем на кристалле / С.В. Гаврилов, Д.А. Железников, В.М. Хватов // Известия высших учебных заведений. Электроника. - 2017. - Т. 22, №. 3. - С. 266-275.
10. Лебедев, М.С. Генерация функциональных тестов для HDL-описаний на основе проверки моделей / М.С. Лебедев, С.А. Смолов // Труды Института системного программирования РАН. - 2016. - Т. 28, № 4. - С. 41-56. - DOI:https://doi.org/10.15514/ISPRAS-2016-28(4)-3.
11. The performance and energy efficiency potential of FPGAs in scientific computing / T. Nguyen [et al.] // 2020 IEEE/ACM Performance Modeling, Benchmarking and Simulation of High Performance Computer Systems (PMBS). - IEEE, 2020. - Pp. 8-19.
12. Corperation A. Cyclone IV FPGA Device Family Overview // Cyclone IV Device Handbook. - 2013. - Т. 1.
13. Vtr 8: High-performance cad and customizable FPGA architecture modelling / K.E. Murray [et al.] // ACM Transactions on Reconfigurable Technology and Systems (TRETS). - 2020. - Т. 13, №. 2. - С. 1-55.
14. Kalms, L. HiFlipVX: an Open Source High-Level Synthesis FPGA Library for Image Processing / L. Kalms, A. Podlubne, D. Göhringer // Lecture Notes in Computer Science. - 2019. - Vol. 11444. - Pp. 149-164.
15. Vivado Design Suite User Guide: Model-Based DSP. Design Using System Generator. UG897 (v2020.2), November 18, 2020. - URL: https://www.xilinx.com/content/dam/xilinx/support/documents/sw_manuals/xilinx2020_2/ug897-vivado-sysgen-user.pdf(дата обращения: 02.11.2022).
16. FIRRTL. - URL: https://github.com/chipsalliance/firrtl(дата обращения: 02.11.2022).
17. DSLX Reference. - URL: https://google.github.io/xls/dslx_reference(дата обращения: 02.11.2022).
18. Kalms, L. HiFlipVX: an Open Source High-Level Synthesis FPGA Library for Image Processing / L. Kalms, A. Podlubne, D. Göhringer // Lecture Notes in Computer Science. - 2019. - Vol. 11444. - Pp. 149-164.
19. An overview of today’s high-level synthesis tools / W. Meeus [et al.] // Design Automation for Embedded Systems. - 2012. - Vol. 16. - Pp. 31-51.
20. Design and research of the behavioral model for the modular reduction device / Y.Zh. Aitkhozhayeva [et al.] // Eurasian Physical Technical Journal. - 2020. - Vol. 17. - Pp. 151-156. - DOI:https://doi.org/10.31489/2020No1/151-156.
21. Adilbekkyzy, S. Modeling of the partial reminder former of the modular reduction device / S. Adilbekkyzy, Y.Zh. Aitkhozhayeva, S.T. Tynymbayev // Eurasian Union of Scientists. - 2019. - Vol. 6 (63). - Pp. 47 - 51.
22. Development and modeling of schematic diagram for the modular reduction device / S.T. Tynymbayev, Y.Zh. Aitkhozhayeva, S. Adilbekkyzy [et al.] // Problems of Informatics. - 2019. - No. 4. - Pp. 42-52.
