Россия
УДК 658.51 Организация производственного процесса
В статье рассмотрены важные этапы процесса разработки цифрового устройства микроэлектроники, связанные с тестированием и компиляцией моделей цифровых блоков. Работа проводилась в рамках создания отечественного САПР, предназначенного для проектирования различных цифровых устройств микроэлектроники. Представленные работы проведены ФГБОУ ВО «ВГЛТУ» совместно с холдингом РОСЭЛЕКТРОНИКА. Авторами разработана модель цифрового микропроцессора, основанного на ядре SCR1 компании SYNTACORE, 32-битной полнофункциональной моделью архитектуры RISC-V с набором команд IMC. Для симуляции RTL-модели использован симулятор XCELIUM с оболочкой визуализации SimVision от фирмы Cadence, позволяющий произвести полный анализ RTL-модели. Компиляция модели ядра осуществлялась посредством ПО Genus из пакета разработки фирмы Cadence. Далее модель настраивалась и подвергалась оптимизации по временным параметрам согласно заданным ограничениям на разрабатываемый микропроцессор. Важно отметить, что эффективное тестирование и компиляция моделей цифровых блоков требует использования специализированных инструментов, таких как средства автоматического тестирования и системы управления версиями. Это позволяет значительно ускорить процесс разработки и повысить качество конечного продукта. В результате был сформирован пакет файлов для ПО Innovus для создания топологии.
Симулятор XCELIUM, SimVision, RTL (Register Transfer Level), система автоматизированного проектирования (САПР), Cadence, System Verilog, Tool Command Language (TCL).
1. Анализ проблем моделирования элементов КМОП БИС / В.К. Зольников, С.А. Евдокимова, А.В. Фомичев [и др.] // Моделирование систем и процессов. - 2018. - Т. 11, № 4. - С. 20-25.
2. Проектирование интерфейсов сбоеустойчивых микросхем / В.К. Зольников, Н.В. Мозговой, С.В. Гречаный [и др.] // Моделирование систем и процессов. - 2020. - Т. 13, № 1. - С. 17-24.
3. The performance and energy efficiency potential of FPGAs in scientific computing / T. Nguyen [et al.] // 2020 IEEE/ACM Performance Modeling, Benchmarking and Simulation of High Performance Computer Systems (PMBS). - IEEE, 2020. - С. 8-19.
4. Corperation A. Cyclone IV FPGA Device Family Overview // Cyclone IV Device Handbook. - 2013. - Т. 1.
5. Vtr 8: High-performance cad and customizable FPGA architecture modelling / K.E. Murray [et al.] // ACM Transactions on Reconfigurable Technology and Systems (TRETS). - 2020. - Т. 13, №. 2. - С. 1-55.
6. Kalms, L. HiFlipVX: an Open Source High-Level Synthesis FPGA Library for Image Processing / L. Kalms, A. Podlubne, D. Göhringer // Lecture Notes in Computer Science. - 2019. - Vol. 11444. - Pp. 149-164.
7. Introduction of rapid prototyping in solving applied problems in production / V.A. Brykin, A.P. Voroshilin, P.A. Uhov, A.V. Ripetskiy // Periodico Tche Quimica. - 2020. -Т. 17, № 35. - Pp. 354-366.
8. An overview of today’s high-level synthesis tools / W. Meeus [et al.] // Design Automation for Embedded Systems. - 2012. - Vol. 16. - Pp. 31-51.
9. Daoud, L. A survey of high level synthesis languages, tools, and compilers for reconfigurable high performance computing / L. Daoud, D. Zydek, H. Selvaraj // Advances in Intelligent Systems and Computing. - 2014. - Vol. 240. - Pp. 483-492.
10. A survey and evaluation of FPGA high-level synthesis tools / R. Nane [et al.] // IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. - 2016. - Vol. 35, is. 10. - Pp. 1591-1604.
11. Design and research of the behavioral model for the modular reduction device / Y.Zh. Aitkhozhayeva [et al.] // Eurasian Physical Technical Journal. - 2020. - Vol. 17. - Pp. 151-156. - DOI:https://doi.org/10.31489/2020No1/151-156.
12. Tynymbayev, S.T. High speed device for modular reduction / S.T. Tynymbayev, Y.Zh. Aitkhozhayeva, S. Adilbekkyzy // Bulletin of National Academy of Sciences of the Republic of Kazakhstan. - 2018. - No. 6 (376). - Pp. 147 - 152.
13. Adilbekkyzy, S. Modeling of the partial reminder former of the modular reduction device / S. Adilbekkyzy, Y.Zh. Aitkhozhayeva, S.T. Tynymbayev // Eurasian Union of Scientists. - 2019. - Vol. 6 (63). - Pp. 47 - 51.
14. Development and modeling of schematic diagram for the modular reduction device / S.T. Tynymbayev, Y.Zh. Aitkhozhayeva, S. Adilbekkyzy [et al.] // Problems of Informatics. - 2019. - No. 4. - Pp. 42-52.
15. Метод и алгоритм поиска дефектов для радиационно-стойких микросхем / К.В. Зольников [и др.] // Вопросы атомной науки и техники. Серия: Физика радиационного воздействия на радиоэлектронную аппаратуру. - 2014. - № 2. - С. 10-13.
16. Методы схемотехнического моделирования КМОП СБИС с учетом радиации / К.В. Зольников [и др.] // Вопросы атомной науки и техники. Серия: Физика радиационного воздействия на радиоэлектронную аппаратуру. - 2014. - № 2. - С. 5-9.
17. XLS. - URL: https://github.com/google/xls(дата обращения: 02.11.2022).
18. Bluespec Compiler. - URL: https://github.com/B-Lang-org/bsc(дата обращения: 02.11.2022).
19. IDCT algorithm implementations. - URL: https://github.com/ispras/hls-idct(дата обращения: 02.11.2022).
20. de Dinechin, F. Designing custom arithmetic data paths with FloPoCo / F. de Dinechin, B. Pasca // IEEE Design & Test of Computers. - 2011. - Vol. 28, Is. 4. - Pp. 18-27.
21. Chisel. - URL: https://github.com/chipsalliance/chisel3(дата обращения: 02.11.2022).
22. MyHDL. - URL: https://www.myhdl.org(дата обращения: 02.11.2022).
