UDC 621
The paper proposes an architecture of a test structure for verifying libraries of standard cells in silicon, based on a pipeline-distributive approach. This approach allows reducing both the number of inputs and outputs and the area occupied by the test structure on a crystal in comparison with traditional approaches. The components of the test structure and the relationships between them are listed. The main attention is paid to the use of multiplexers and demultiplexers for controlling the processes of selection, control and output of signals. Several options for arrang-ing auxiliary hierarchical blocks and the corresponding blocks of automated formation of input actions for combinational cells are considered. A numerical assessment of the characteristics of each of the considered options is performed. A comparative analysis of the application of the proposed test structure for verifying libraries of standard digital elements in silicon is carried out. The proposed architecture was successfully applied in a test crystal for verification of three libraries of standard elements developed using the basic technology of JSC MERI CMOS 90 nm. The completeness of verification of the proposed test structure compared to the use of circuits from the ISCAS’85/89 sets is 6.19-6.31 times greater and reaches 99.94%. The area of the proposed structure is 2.29-4.65 times smaller.
VLSI, testing, library of standard elements, pipeline and distribution architecture
I. Введение
Автоматизация как отдельных процедур, так и этапов в целом является необходимым условием развития современных маршрутов проектирования. Одним из ключевых элементов современного автоматизированного маршрута являются комплекты средств проектирования (КСП) в базисе полупроводниковой технологии и их неотъемлемая часть – библиотеки стандартных элементов (СЭ).
Последним этапом маршрута проектирования библиотеки является верификация в кремнии, которая позволяет подтвердить соответствие характеристик библиотеки техническому заданию. Под верификацией в данной работе понимается проверка всех состояний и переходов между ними при всех допустимых сочетаниях температуры и напряжения питания.
Большое число ячеек и как следствие, большое количество входных векторов и проверяемых состояний, ограничения на занимаемую тестовой структурой площадь и количество выводов микросхемы делают верификацию сложной задачей. [1-6]
Традиционные способы построения тестовых структур для верификации библиотек имеют ряд особенностей [7-9]:
- низкая полнота верификации элементов;
- большая занимаемая площадь;
- большое количество входов и выходов;
- отсутствие независимого доступа к каждому проверяемому элементу;
- необходимость ручного проектирования.
Указанные недостатки привели к необходимости разработки архитектуры тестовой структуры, которая бы могла одновременно обеспечивать независимый доступ к каждому проверяемому элементу, небольшую занимаемую площадь, небольшое количество входов и выходов и автоматизированное формирование входных воздействий.
Для проектирования тестовой структуры, обеспечивающей верификацию в кремнии библиотек стандартных цифровых элементов, была разработана архитектура тестовой структуры на основе конвейерно-распределительного подхода. В статье представлены основные элементы, входящие в её состав, и описаны их взаимосвязи. Далее приведена обобщённая архитектура тестовой структуры для верификации одной библиотеки, даны численные оценки результатов имплементации структуры на основе предлагаемой архитектуры в тестовые кристаллы по технологиям с топологическими нормами 90 нм [10].
1. P. Grigoryev, "Redhawk View Validation by Merging Different Sets of Cells for Logical Libraries with Different Technological Standards," 2020 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering (EIConRus), St. Petersburg and Moscow, Russia, 2020, pp. 1809-1813, doi:https://doi.org/10.1109/EIConRus49466.2020.9039021
2. P. Grigoryev, "OA Verilog AMS Consistency Validation in logical Library with Different Technological Standards from 16 to 40 nm," 2021 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering (ElConRus), St. Petersburg, Moscow, Russia, 2021, pp. 1975-1978, doi:https://doi.org/10.1109/ElConRus51938.2021.9396687.
3. M. Dharani, M. Bharathi, N. Padmaja and K. Praveena, "Design and Verification process of Combinational Adder using UVM Methodology," 2023 International Conference on Advances in Electronics, Communication, Computing and Intelligent Information Systems (ICAECIS), Bangalore, India, 2023, pp. 359-362, doi:https://doi.org/10.1109/ICAECIS58353.2023.10170273.
4. M. Li, B. Cao, F. Lai and N. Zhang, "Design and Verification of Radiation Hardened Scanning D Flip-Flop," 2020 IEEE 3rd International Conference on Electronics Technology (ICET), Chengdu, China, 2020, pp. 87-90, doi:https://doi.org/10.1109/ICET49382.2020.9119693.
5. A. B. Chong et al., "Pre-silicon ASIC Library Validation," 2023 6th International Conference on Electronics Technology (ICET), Chengdu, China, 2023, pp. 442-448, doi:https://doi.org/10.1109/ICET58434.2023.10211972.
6. J. Yang-Scharlotta et al., "ASIC Flow for Space Radiation Tolerant Components on Commercial Process Technologies— Part 1 Library Validation," 2022 IEEE Aerospace Conference (AERO), Big Sky, MT, USA, 2022, pp. 1-10, doi:https://doi.org/10.1109/AERO53065.2022.9843660.
7. H. Zhang, S. Li and T. Iizuka, "A Single Ring-Oscillator-Based Test Structure for Timing Characterization of Dynamic Circuit," in IEEE Transactions on Very Large Scale Integration (VLSI) Systems, vol. 32, no. 5, pp. 938-951, May 2024, doi:https://doi.org/10.1109/TVLSI.2024.3370862
8. P. Sharma and B. P. Das, "On-Chip Characterization of Ultra-Low Voltage Standard Cell Library Considering Input Slew and Output Capacitance," in IEEE Transactions on Electron Devices, vol. 71, no. 1, pp. 308-315, Jan. 2024, doi:https://doi.org/10.1109/TED.2023.3319598
9. Methodology of automated verification and validation in silicon of a set of digital VLSI design tools / S. A. Ilyin, D. Y. Kopeikin, O. V. Lastochkin [et al.] // Nanoindustria. – 2023. – Vol. 16, No. S9-1(119). – pp. 249-252. – DOIhttps://doi.org/10.22184/1993-8578.2023.16.9s.249.252.
10. K. Li, H. Fang, Z. Ma, F. Yu, B. Zhang and Q. Xing, "Area-Efficient Pipeline Architecture for Serial Real-Valued Fast Fourier Transform," in IEEE Transactions on Very Large Scale Integration (VLSI) Systems, doi:https://doi.org/10.1109/TVLSI.2024.3496922.
11. Kumar, Guvvaladinne & Chandra, Maturi & Prasanna, K & Mahesh, M. (2021). Design and Implementation of AGU based FFT Pipeline Architecture. Journal of Physics: Conference Series. 2089. 012070.https://doi.org/10.1088/1742-6596/2089/1/012070.
12. Bykhanova, N. V. Search for a rational structure of a thermal generator for subsystems of integrated self-testing of digital circuits / N. V. Bykhanova, S. G. Mosin // Problems of development of promising micro- and nanoelectronic systems (MES). – 2020. – No. 1. – pp. 89-94. – DOIhttps://doi.org/10.31114/2078-7707-2020-1-89-94.
13. Creation of test templates for verification of micro-circuits at the functional and logical level / T. V. Skvortsova, Yu.A. Litvinova, E. V. Grosheva [et al.] // Information security and protection of personal data. Problems and ways to solve them: collection of materials and reports of the XVI Interregional Scientific and Practical Conference, Bryansk, April 29, 2024. Bryansk: Bryansk State Technical University, 2024. pp. 248-251
14. Basic principles of design and methods of application of multi-bit triggers using the example of CMOS 28 nm technology / S. A. Ilyin, D. Y. Kopeikin, O. V. Lastochkin, D. S. Shipitsin // Nanoindustria. – 2023. – Vol. 16, No. S9-1(119). – pp. 211-215. – DOIhttps://doi.org/10.22184/1993-8578.2023.16.9s.211.215.
15. Certificate of State registration of the computer program No. 2024614103 Russian Federation. A program for automated generation of a set of high-level, technologically independent representations of a specialized test structure and a file of input effects for validating libraries of standard digital elements in silicon: No. 2024612340: application 02/08/2024: published 02/20/2024 / D. S. Shipitsin, O. V. Lastochkin, A. A. Novikov [et al.]; the applicant is the Joint-Stock Company «Scientific Research Institute of Molecular Electronics»
