кандидат технических наук;
candidate of technical sciences;
Показано, что процесс определения исправности любого логического блока или микросхемы в целом заключается в контроле его параметров на выходе или некоторых других доступных для измерения точках и сравнении их с требуемыми, при подаче на входы тестовых воздействий. При этом главными составляющими элементами этого процесса выступают генерация тестовых последовательностей и реализация тестового диагностирования, основу которого составляет моделирование неисправностей, которые исследовались в данной работе. Целью работы является разработка высокопроизводительной интерактивной подсистемы диагностирования и интегрирования ее в состав САПР. Основные задачи исследования: моделирование неисправностей и алгоритмизация задач случайной и направленной генерации тестовых последовательностей; реализация задач генерации и верификации; исследование эффективности программных средств и методология их использования. Разработаны алгоритм ускоренного моделирования неисправностей и блок-схема алгоритма ускоренного моделирования. На схеме проиллюстрирован пример повторно-сходящегося пути. Рассмотрена модель неисправной логической схемы. Для исследований используется метод случайной генерации тестов. Разработана структурная блок схема алгоритма случайной генерации тестовой последовательности. Рассмотрено повышение эффективности алгоритмов направленной генерации тестов. Построена краткая схема СФ-алгоритма. Разработана и предложена архитектура подсистемы диагностирования в составе интегрированной САПР СБИС, включающей ряд целевых подсистем, специализированный ускоритель логического моделирования, объединенных локальной сетью.
It is shown that the process of determining the serviceability of any logic block or microcircuit as a whole consists in monitoring its parameters at the output or some other points available for measurement and comparing them with the required ones when applying test actions to the inputs. At the same time, the main components of this process are the generation of test sequences and the implementation of test diagnostics, which is based on the modeling of malfunctions that were investigated in this work. The aim of the work is to develop a high-performance interactive subsystem for diagnostics and its integration into CAD. The main objectives of the research are: fault modeling and algorithmization of tasks of ran-dom and directed generation of test sequences; implementa-tion of tasks of generation and verification; investigation of the effectiveness of software tools and the methodology of their use. An algorithm for accelerated fault modeling and a block diagram of an accelerated simulation algorithm have been developed. The diagram illustrates an example of a re-converging path. The model of a faulty logic circuit is considered. The method of random test generation is used for research. A structural block diagram of an algorithm for random generation of a test sequence has been devel-oped. An increase in the efficiency of algorithms for di-rected test generation is considered. A brief scheme of the SF algorithm is constructed. The architecture of the diag-nostic subsystem as part of an integrated VLSI CAD sys-tem, including a number of target subsystems, a specialized logic modeling accelerator connected by a local network, has been developed and proposed.